一种适用于数字LDO的时钟产生电路（高校公示15天）（不包年费滞纳金）（需要二变）

本发明公开了一种适用于数字LDO的时钟产生电路，包括启动模块、状态比较模块和时钟稳定模块；该时钟产生电路采用自循环的方式控制数字LDO工作，不需要外部时钟信号。生成的时钟信号链以流水线模式在前一个模块信号处理完毕后，自动触发生成下一个模块的工作脉冲，大幅加快了电路运行速度，减小了电路的静态功耗，也避免了PVT造成的信号采样错误问题；该时钟产生电路生成的时钟频率由电路的整体延时大小决定，时钟频率可高达300MHz，可以有效地增强数字LDO电路的瞬态响应性能。

《一种适用于数字LDO的时钟产生电路（高校公示15天）（不包年费滞纳金）（需要二变）》是一发明专利，专利号为 2021114787544，当前法律状态为已下证，由宁波大学提出申请，发明人为钱利波;辛明宇;夏桦康;夏银水;朱樟明，申请日期为2021-12-06，公开（公告）日期为2026-03-03，国际专利分类号（IPC）为 H03K 5/135 (2006.01)，高新资质：未报高企。该专利已下发证书，权利稳定，适合直接办理转让过户，是企业申报高企、项目招投标、质押融资的优质标的。赋翼网提供从选品、尽调、合同签订到官方著录项目变更（过户）的一站式专利转让服务，专业顾问全程协助，确保交易合规、安全、高效。专利摘要：本发明公开了一种适用于数字LDO的时钟产生电路，包括启动模块、状态比较模块和时钟稳定模块；该时钟产生电路采用自循环的方式控制数字LDO工作，不需要外部时钟信号。生成的时钟信号链以流水线模式在前一个模块信号处理完毕后，自动触发生成下一个模块的工作脉冲，大幅加快了电路运行速度，减小了电路的静态功耗，也避免了PVT造成的信号采样错误问题；该时钟产生电路生成的时钟频率由电路的整体延时大小决定，时钟频率可高达300MHz，可以有效地增强数字LDO电路的瞬态响应性能。

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