一种可优化延时的纳米CMOS电路容错映射方法（高校公示15天）（不包年费滞纳金）（需要二变）

本发明公开了一种可优化延时的纳米CMOS电路容错映射方法，针对采用现有容错映射方法实现正确逻辑功能的纳米CMOS电路中存在的时延性能较差、求解速度与质量不佳等问题，在缺陷纳米CMOS电路的映射约束下，提供一种可优化延时的纳米CMOS电路容错映射方法。本发明容错映射方法对传统的纳米CMOS电路的映射流程进行优化，新增逻辑级对待映射逻辑电路的划分技术以及物理级的以原始输入为对象的预规划技术，将逻辑电路以路径树为单位，采用两种映射模式映射至纳米CMOS电路中预规划区域中以优化各路径延时，并通过寻找可用缺陷单元以提高映射成功率，在快速消除缺陷对纳米CMOS电路逻辑功能的影响的基础上，时延映射电路延时性能的优化。

《一种可优化延时的纳米CMOS电路容错映射方法（高校公示15天）（不包年费滞纳金）（需要二变）》是一发明专利，专利号为 2020109322701，当前法律状态为已下证，由宁波大学提出申请，发明人为夏银水;查晓婧，申请日期为2020-09-08，公开（公告）日期为2025-05-13，国际专利分类号（IPC）为 G06F 30/327 (2020.01)，高新资质：未报高企。该专利已下发证书，权利稳定，适合直接办理转让过户，是企业申报高企、项目招投标、质押融资的优质标的。赋翼网提供从选品、尽调、合同签订到官方著录项目变更（过户）的一站式专利转让服务，专业顾问全程协助，确保交易合规、安全、高效。专利摘要：本发明公开了一种可优化延时的纳米CMOS电路容错映射方法，针对采用现有容错映射方法实现正确逻辑功能的纳米CMOS电路中存在的时延性能较差、求解速度与质量不佳等问题，在缺陷纳米CMOS电路的映射约束下，提供一种可优化延时的纳米CMOS电路容错映射方法。本发明容错映射方法对传统的纳米CMOS电路的映射流程进行优化，新增逻辑级对待映射逻辑电路的划分技术以及物理级的以原始输入为对象的预规划技术，将逻辑电路以路径树为单位，采用两种映射模式映射至纳米CMOS电路中预规划区域中以优化各路径延时，并通过寻找可用缺陷单元以提高映射成功率，在快速消除缺陷对纳米CMOS电路逻辑功能的影响的基础上，时延映射电路延时性能的优化。

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