基于相邻像素预测的SAR-SS型ADC电路、模块（高校公示15天）（不包年费滞纳金）（需要二变）

本发明涉及图像传感器设计技术领域，具体公开了基于相邻像素预测的SAR‑SS型ADC电路、模块。本发明的SAR‑SS型ADC电路包括：信号输入部、增益放大器、采样保持及电压抬升部、预测控制部、SAR‑ADC部、SS‑ADC部、数据处理部。本发明采用多列共享ADC的方式来减少ADC的数量；同时将11bit量化分解成通过SAR‑ADC部进行5bit除量化、SS‑ADC部进行6bit细量化，并增设了预测控制部来对是否需要进行5bit粗量化进行判断，以减少5bit粗量化的不必要耗时及功耗。本发明解决了传统列级ADC由于采用一列配一个而导致ADC总数量偏多的问题。

《基于相邻像素预测的SAR-SS型ADC电路、模块（高校公示15天）（不包年费滞纳金）（需要二变）》是一发明专利，专利号为 2024116611329，当前法律状态为已下证，由安徽大学提出申请，发明人为赵强;汤玉杰;党世祺;张升钺;张建民;强斌;彭春雨;蔺智挺;吴秀龙，申请日期为2024-11-20，公开（公告）日期为2025-10-10，国际专利分类号（IPC）为 H04N 25/773 (2023.01)，高新资质：未报高企。该专利已下发证书，权利稳定，适合直接办理转让过户，是企业申报高企、项目招投标、质押融资的优质标的。赋翼网提供从选品、尽调、合同签订到官方著录项目变更（过户）的一站式专利转让服务，专业顾问全程协助，确保交易合规、安全、高效。专利摘要：本发明涉及图像传感器设计技术领域，具体公开了基于相邻像素预测的SAR‑SS型ADC电路、模块。本发明的SAR‑SS型ADC电路包括：信号输入部、增益放大器、采样保持及电压抬升部、预测控制部、SAR‑ADC部、SS‑ADC部、数据处理部。本发明采用多列共享ADC的方式来减少ADC的数量；同时将11bit量化分解成通过SAR‑ADC部进行5bit除量化、SS‑ADC部进行6bit细量化，并增设了预测控制部来对是否需要进行5bit粗量化进行判断，以减少5bit粗量化的不必要耗时及功耗。本发明解决了传统列级ADC由于采用一列配一个而导致ADC总数量偏多的问题。

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